無線通信網(wǎng)絡(luò)的設(shè)計通常側(cè)重考慮帶寬、工作頻率和時延等因素。本文將著重介紹實現(xiàn)低時延性能的設(shè)計考慮因素，特別是從設(shè)備首次接收到信號，到信號到達其最終目的地之間的時間如何實現(xiàn)最小化。通常，這種功能性時延對許多應(yīng)用系統(tǒng)和用戶都非常關(guān)鍵，如電信運營商采用的低時延通信系統(tǒng)和應(yīng)用，以及高頻交易無線網(wǎng)絡(luò)的用戶。

在信號傳輸過程中，有很多地方都會發(fā)生延遲，從入射無線信號與天線交互，直到信號所包含的信息可以被使用或到達接收器等。要計算時延，有許多因素需要考慮。本文研究與軟件定義的無線電（SDR）設(shè)置相關(guān)聯(lián)的時延，該設(shè)置連接外部主機系統(tǒng)以運行額外的應(yīng)用邏輯。因此，整個系統(tǒng)的總時延可以是以下時延之和；

˙無線鏈群時延

˙轉(zhuǎn)換器

˙傳輸層（位于轉(zhuǎn)換器和處理器之間）

˙DSP/處理

˙板外網(wǎng)絡(luò)層

˙應(yīng)用層

無線電鏈

無線電鏈群時延是信號從RF輸入傳播到轉(zhuǎn)換器所花費的時間。造成時延的因素有很多，包括天線與轉(zhuǎn)換器之間的布線，以及PCB本身的走線時延。時延的大小取決于所用的電介質(zhì)和導(dǎo)體的幾何形狀，并且與頻率有關(guān)，通常測得的時延約為5-10ps/mm。一般來說，介電常數(shù)越高，傳播距離越長，群時延就越大。在大型無線電鏈路上，甚至?xí)憩F(xiàn)為納秒級的累積時延。

除了傳播時延，設(shè)計中的物理組件也影響群時延。特別是濾波器、放大器和比較器，通常都會對設(shè)備造成額外的群時延。一些要求苛刻的應(yīng)用通常都要求測量或模擬整個無線電鏈的群時延，從而更好地了解時延的來源。

整個無線電鏈的時延通常為數(shù)百皮秒到數(shù)十納秒不等，具體取決于設(shè)計和應(yīng)用。

轉(zhuǎn)換器

信號經(jīng)過無線電鏈之后，下一步就到達轉(zhuǎn)換器。在這一步需要考慮模擬采樣和數(shù)字轉(zhuǎn)換之間的時間。其中，在接收路徑上與模數(shù)轉(zhuǎn)換器（ADC）有關(guān)，在發(fā)送路徑與數(shù)模轉(zhuǎn)換器（DAC）有關(guān)。在這兩種情況下，模擬采樣與其數(shù)字表達之間的時延與許多因素相關(guān)，包括板載DSP（插值、通道化、濾波、上轉(zhuǎn)換或下轉(zhuǎn)換）以及數(shù)字傳輸機制（并行LVDS或串行JESD204鏈路）。變換器的復(fù)雜性增加，與之相關(guān)的時延也會增加。選擇具有低時延無線電的變換器，其關(guān)鍵是盡最大程度地減少DSP的使用，并通常著眼于高采樣率和盡可能小的數(shù)字緩沖器。

傳輸層和DSP

在轉(zhuǎn)換器和主機應(yīng)用之間，通常會用到FPGA或?qū)Ｓ肁SIC，以支持各種DSP和調(diào)制/解調(diào)。這些器件通常包括影響時延的多個過程，比如傳輸層緩沖、收發(fā)器/ SERDES時延、DSP、緩沖，以及組幀/解幀。盡管這些過程對功能而言是必要的，但根據(jù)執(zhí)行的DSP數(shù)量和額外的應(yīng)用處理，時延對整個系統(tǒng)的影響可能相當(dāng)大。因此，需要將傳輸層視為不同的傳輸層部分（以太網(wǎng)、InfiniBand、PCIe、JESD204）進行檢查，并在器件和主機端采取不同的時延與性能平衡方案。

傳輸層的選擇會影響應(yīng)用側(cè)的時延，因為易于在邏輯或硬件中實現(xiàn)的設(shè)計，可能會帶來軟件、可維護性或成本方面的復(fù)雜性，或者性能方面的折衷。因此，我們必須仔細審查不同標準的影響，才能最好地確定最佳的傳輸層實現(xiàn)。

有些應(yīng)用對時延非常敏感，這類應(yīng)用的無線設(shè)計是一個挑戰(zhàn)，可能需要做很多折衷考慮。從PCB裸板所用的材料，到FPGA上實現(xiàn)DSP的復(fù)雜性，以及所用的網(wǎng)絡(luò)層，所有這些都是設(shè)計要考慮的重要因素。幸運的是，這些折衷都可以量化，可以幫助確保在不犧牲其它性能要求的情況下，滿足系統(tǒng)的時延要求。在嘗試設(shè)計新系統(tǒng)之前，先搜索已商用的軟件定義無線電（SDR）解決方案會非常有用。因為這些方案都經(jīng)過精心設(shè)計，可以滿足各種應(yīng)用的極低時延要求。